W sumie jakieś 27 lat temu projektowaliśmy z kolegą DAC właśnie oparty o integrator z rozładowaniem i hold sampla, ale przerażała nas niedostępność szybkich elementów cyfrowych i brak pomysłu jak to zastosować (S/PDIF wtedy nie istniał) - to może być identyczne rozwiązanie, tylko że realne w sensie że w CDP'kach i dopracowane.
Do do "stratności" S/PDIF to chyba żartujecie, prawda? Jedyny problem z S/PDIF to konieczność synchonizacji i odbudowy zegara w celu eliminacji jitter. Za to w USB i CDP (CD Player) mamy jeden główny zegar i pełną asynchronikę, wspomaganą buforem próbek.
Poprawka... te przetworniki to nie są typowe jednobity, bo jednobity mają PWM i jakiś chory algorytm, który to wylicza i robi modulację wypełnieniową, a tu jest zwykła waga próbki, tylko pochodząca z długości próbki, liczonej szybkim zegarem, przerobionej na wysokość narastającej piły i w szczytowym momencie piły robiony jest hold, a potem rozładowanie. W takim R2R waga pochodzi bezpośrednio od wagi prądu załączonych bitów.
Najpierw poprawa zasilania i odprzęgnięcie dławikami układów od siebie - na wszelki wypadek.
Następnie wywalenie OS, a wczesne OS to zupełna kaszana. Może jedynie te najnowsze i topowe TI DF1704/DF1706 wykonują poprawną i precyzyjną transformatę, ale tego nie wiem, bo ich nie używałem (miałem kupić już 4 lata temu i potestować).
Potem wywalenie filtra na op-amp'ach i ogólnie szeregowych pojemności, oporników, kluczy mutingu, deemfazy.
Jedyny problem jaki widzę, to ten integrator, kluczowanie i hold. Jakość klucza uPD4053/4066 może być najważniejsza, a wiem że potrafią one siać przy przełączaniu, a muszą być też ultraszybkie - ten element zmienił bym w pierwszej kolejności, a kilka firm produkuje takie glitch/noise free (np. SSM2402). Istnieje też ryzyko że te DAC'e mają wbudowaną kompensację opóźnień dla tych konkretnych uPD4053/4066 i szybsze/lepsze klucze będą tu działać źle.
Potem zmienił bym kondensator w integratorze na silver mica, a następnie kombinował bym z op-ampem (oczywiście to musi być JFET, albo CMOS o dużej precyzji i niemal zerowym prądzie wejścia), a najlepiej wywalił bym te dwa op-amp (integratior i sample hold) i zrobił to na zwykłych buforach na tranzystorach JFET.
Wymiana szybkiego kwarca na lepszy jest bezcelowa - co najwyżej można zrobić masterclock na tym samym kwarc na jakimś dobrym układzie rodem z GPS (np. MAX3679AETJ), jak się nie ma pewności co do jitter zegara w samym przetworniku. Bardziej martwił bym się kwarcem i jitter'em układu, który generuje word-clock/sample-latch.
